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電路板中關于晶振的設計方案

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瀏覽:- 發布日期:2020-08-05 08:29:14【

電路板中關于晶振的設計方案-定時線路板

晶振存在于大大小小的電路板中,那么在設計電路中有關于晶振的設計,我們應當如何設計呢?

一、關于晶振設計的注意事項

1、在電路設計中,我們務必要讓晶振,外部電容器與IC之間的信號線盡可能保持短。其根本在于當非常低的電流通過IC晶振振蕩器的時候,線路太長的話,會導致它對EMC,ESD與串擾產生非常敏感的影響。而且線路太長會給振蕩器增加寄生電容。

2、特別注意晶振和地的走線。

3、晶振外殼要接地。

4、晶振的位置盡可能要遠離時鐘線路和頻繁切換的信號線。

以上四點有關于晶振在電路中的設計,切莫違反。那么有關于電路板的設計我們又需要注意哪些細節了。

二、電路板的設計我們需要注意的細節

1、總線信號都用電阻拉一下

之所以這樣做的原因有很多,但并一定每個都需要,在上下拉電阻拉一個單純的輸入信號,電流也就幾十微安以下。如果拉一個被驅動的信號,電流將會達到毫安級。如果對于數據和地址總線上的信號,都進行上拉,幾瓦的功耗都將消耗在上面。

2、CPU和FPGA不用的信號怎么處理

如果選擇懸空,受外界一點點干擾,就可能成為反復震蕩的輸入信號。MOS器件的功耗基本取決于門電路的翻轉次數。如果全部上拉,也會有微安級電流,所以好設置成輸出。

3、存儲芯片的片選信號接地

大部分存儲器在片選有效時候的功耗是片選無效時候的100倍以上,所以好使用CS來控制芯片,而不要一直接地。并且在滿足要求的情況下,盡可能的縮短片選脈沖的寬度。

4、關于信號過沖

大部分信號都是有過沖的,如果過沖不是很大,就不需要添加匹配電阻。如果和輸出阻抗匹配上同樣大小的電阻,將會導致電流大,提高了功耗,也會減小信號幅度,嚴重的時候將會導致不能使用。所以對于TTL、LVDS、422等信號,只要做到過沖可以接受即可。

5、電源芯片功耗問題

電源芯片等一些小芯片,手冊上寫的功耗很小,但是加上負載之后就不一樣了。在使用這些芯片的時候,需要注意所帶的負載情況。

晶體元件的負載電容是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容。一般外接電容,是為了使晶振兩端的等效電容等于或接近負載電容。要求高的場合還要考慮ic輸入端的對地電容。應用時一般在給出負載電容值附近調整可以得到精確頻率。此電容的大小主要影響負載諧振頻率和等效負載諧振電阻。 

晶振的負載電容CI=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd

Cg為分別接在晶振的兩個腳上和對地的電容,Cic(集成電路內部電容)+△C(PCB上電容)

當它的負載電容小于CI時,其振蕩頻率正向偏移;而當它的負載電容大于CI時,其振蕩頻率負向偏移。

調整方式上:

在輸出脈沖頻率產生偏移,且調整微調電容C1無效的情況下,可用頻率計測出其振蕩頻率,將其與標稱頻率32768Hz相比較,若測得頻率大于32768Hz,說明負載電容CL偏小。這時可并聯一個附加電容CS,以產生所需的總負載電容CI,即CI=CL*CS;若測得頻率小于32768Hz,說明負載電容CL偏大,可采用串聯一個加電容CS,以產生所需的總負載電容CI,即1/CI=1/CL 1/CS。通過對輔助電容CS逐步調整,使振蕩頻率終達到或逼近32768Hz。

如果實際的負載電容配置不當,第一會引起線路參考頻率的誤差。另外如在發射接收電路上會使晶振的振蕩幅度下降(不在峰點),影響混頻信號的信號強度與信噪。當波形出現削峰,畸變時,可增加負載電阻調整(幾十K到幾百K)。要穩定波形是并聯一個1M左右的反饋電阻。

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